高枕无忧的3D NAND？来自新兴技术的挑战（中）

RRAM代替3DNAND在技术上有哪些可行性？...

编者按

3D NAND已经成为了主流存储器厂商的最新角力点，上月动工兴建的武汉新芯项目也将3D NAND选做自身发展重点。但是，3D NAND将会是平面NAND走到尽头的情况下一个一劳永逸的解决方案吗？这篇文章指出了正在迅速发展中的3D NAND所存在的问题，比较了3D NAND和RRAM的性能，并给出了RRAM的一些产业化方案。RRAM作为目前发展最为迅速的新型存储器，其态势有可能会对目前市场造成非常深远的影响。原文来自3DInCites。本文为中篇，上篇请点击左下角查看原文查看。封面图为三星3D V-NAND芯片。

（接上篇）

堆叠更多的层数在理论上会增加相同核心尺寸的bit数，实际上这受到芯片良率的约束，这会影响成本和控制电路规模，也会增加复杂度、占据更多的空间。

为了这种权衡，3D存储器行业开始探究鲁棒性更强 的单元技术和不同堆叠阵列的方式。正在探索的方法是使存储堆栈层和控制电路处于两个独立的晶圆片，然后再将他们结合起来，使用内插器晶片将存储晶片和逻辑电路晶片连接起来，多层存储堆叠不是整体的，而是通过打线技术来减少核心尺寸。但是由于程序复杂度和良率，所有这些方法都具有成本约束。

从生产的角度看，单位bit成本主要取决于由制造工艺的设备要求和需要的工序数量，还有工序的良率和成熟所需时间。从当前的二维NAND制造到3D NAND制造已经给存储器制造商增加了工厂成本。利用现有的工艺节点制作3D存储需要的设备开销和工厂升级有可能花费上亿美元。根据当前3D设备的评价和分析师的预测，对NAND的投资将至多五年无法盈利。

如果RRAM单元要取代NAND单元，他们必须使用现存的晶圆制造设备进行加工，在正常的逻辑工艺之外只要附加有限数量的工序即可。

任何试图取代二维NAND的3D技术都面临着严格的要求，特别是明显好于现行标准的单元性能，而且单位bit成本要低于当前的2D设备，以及堆叠带来的物理需求的提升。尽管有如此多的挑战， RRAM仍有许多机会在业界熟悉的8nm工艺节点上经济性地成为3D存储最经济的解决方案。

最佳3D堆叠—在所有的三维中，3D芯片成本必须最优化。x轴和y轴定义了芯片面和必须的优化密度，z轴由层数决定，如图1所示。



图1：给定密度的最佳堆叠。（1）整体芯片面积；（2）控制电路区域，不适合在存储器中，用于连接存储器层和CMOS逻辑芯片；（3）存储器中的固定区域，用于建立控制电路；（4）具有存于单元的Crossbar存储区，夹在金属线的交叉点；（5）存储区之上的金属层，维持整个芯片区；（6）Crossbar存储单元的全貌图。填充的越密集，整体密度越大。

如图1所示，可以使用二层、四层或八层不同密度这三种方法实现相同的总体存储密度。但是每种配置受存储器中固定区域的分配方式所影响。部分区域可以分配给控制电路、隐藏在存储层之下，部分区域不可以。

在这个例子中，使用两层的方法会在存储器之下留下大量的可用空间，造成了浪费。使用四层方法，可以减少存储器下的芯片面积，对存储密度十分有利。然而，使用八层方法不会进一步减少芯片面积，还会大大增加生产成本，没有为缩小芯片尺寸提供任何补偿。通过密集的金属线可以增加每层的有效bit数，但是这对控制器区域有个负面影响。

最佳解决方案是理解以下三个因素的作用并平衡这三个因素：

1. 适合存储层的控制器区域，

2. 不适合存储层的面积开销（阵列效率），

3. 相对于以上两个因素的各模块的bit数和给定密度的最佳分层。

本文为华信研究院产业经济研究所编译，转载需注明出处

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