五分钟带你学习verilog

Verilog作为一种硬件描述语言，如果只考虑硬件实现，其实学起来也就5句话。...

记得刚接触数字IC设计这个领域时，一名有着多年工作经验的资深工程师跟我说过：Verilog能用的也就5句话，没有必要去把它当做类似C语言那样去系统的学习。工作多年后，基于个人的理解，Verilog作为一种硬件描述语言，如果只考虑硬件实现，其实学起来也就5句话。Verilog语言绝大部分的语法都是用于仿真验证的，如果作为一个数字ASIC设计初学者，完全没有必要去全面的学习百页的Verilog教材，否则你会觉得Verilog是一门比较复杂的语言而使得你失去对数字IC设计的兴趣。工作又不是考试，当你确实不知道Verilog某种用法时，再去查找教材或者百度里面相对应的知识点，此时Verilog教材只是一本工具参考手册。

这里说到硬件可实现性，也就是我们常说的代码可综合，Verilog语言绝大部分代码是不可综合的，能够被逻辑综合工具自动转换成门级网表的Verilog语法常用的有以下5句话。

always@(*)

a = b+ c;

用于组合逻辑，阻塞赋值，*号代替敏感列表可以避免产生Latch。

always@(posedge clk)

a

    关注 E课网