独家专访｜集成电路产业技术创新战略联盟理事长、科技部原副部长曹健林
10月12日~13日，由集成电路产业技术创新战略联盟主办，中国科学院微电子研究所承办的首届国际先进光刻技术研...
CINNO非常荣幸受邀就此专访大会主席、集成电路产业技术创新战略联盟理事长、科技部原副部长曹健林，现将现场采访内容整理成文，分享给产业链的朋友，希望大家对国家在半导体及光刻领域的重大进展以及未来方向有所了解。
集成电路产业技术创新战略联盟理事长、科技部原副部长曹健林
CINNO：曹部长您好！很荣幸能够采访您，我们此前跟踪了国内晶圆厂建设对半导体设备出货量的推动作用，今年国内的半导体设备采购金额将超过120亿美元，同比去年接近翻倍，但国内的设备厂商占比较少，您如何看待这些问题？
答：中国是全球最大的下游市场，包括电视、显示器、笔记本、手机等终端产品已出口全世界，由此所带来的上游材料及设备需求很大，这里就包括了对光刻材料及设备的需求。
一个发展中国家的发展路径中要首先解决终端应用问题，举例来说，中国第一步就是生产组装电视、显示器、笔记本电脑、手机、洗衣机等终端产品，但组装所带来的利润很低，许多企业选择进军关键元器件自主生产，比如面板、电路板、驱动芯片等，这是第二步。那么第三步就是生产设备和材料的自主研发及生产，这里就包括光刻机、光刻胶以及相应的辅助器材。这是一个发展中国家追赶中所经历的整个过程，中国当然也要遵循这个规律。
据统计中国已从2012年起进口金额最大的产品不是石油而是集成电路芯片，2016年进口金额已达到2300亿美金，当然如今芯片在中国大陆开始生产，这已经有了很大进步，同时设备和材料的研发、生产的工作也在稳步进行中，这是中国走向制造强国的最后几个堡垒之一。
我要告诉大家，实际上我们在集成电路半导体领域进步非常快，2006年中国政府制定中长期科技发展规划，实施时间为2006~2020年，共有16个国家科技重大专项，前三项01、02、03都是针对整个集成电路相关产业，在2000年时中国的设计公司在全球没有能排得上号的，但到了2005年占比达到了24%，仅次于美国，最具代表性的是海思等企业，如今我们在国际市场的占有率不断提升。
另外在设备和材料方面，从2008年开始国家也开始大力支持，这也是为什么此次会议来了这么多国内外知名企业。
CINNO：我们知道您有一个非常重要的身份就是集成电路产业技术创新战略联盟理事长，那么我国目前的半导体设备尤其是光刻机领域咱们联盟在这里有没有什么计划，来促进半导体设备相关的产业链上下游合作的？
答：首先要声明，在传统的社会主义国家或者说计划经济阶段，对于支持民生发展产业，从来没有纯市场化，政府一直实施各种政策促进并影响产业，比如直接投资、减免税收等。
当然有时效果并不理想，如果企业和研究机构总是依赖于政府的各种支持而不直接面对市场去竞争，可能一定程度上会失去进步的动力，因此要把市场的力量和政府的力量结合去促进产业发展才能起到理想的效果。
集成电路产业技术创新战略联盟的作用其实就是结合市场和政府力量促进产业发展，也起到产业人士相互交流的平台作用，很多国家都有类似的联盟，有些国家是几个行业巨头发起成立，我们国家是由科技部专项发起成立的，主要有三方面优势：
- 第一了解国家需求以及技术
- 第二与产业界有了一定的合作关系
- 第三我们有企业和学校的各类精英资源
以下是国际先进光刻技术研讨会会议详细内容：
参会嘉宾合影
2017年10月13日下午，首届国际先进光刻技术研讨会胜利闭幕，本次会议为期两天，由集成电路产业技术创新战略联盟主办，中国科学院微电子研究所承办，中芯国际(SMIC)、长江存储(YMTC)、华虹集团、Mentor、ASML、KLA
Tencor、南大光电(Nata)、上海微电子装备(集团)股份有限公司(SMEE)、Synopsys、Toppan、JSR、东方晶源、沈阳芯源赞助。会议共有200余人参会，分别来自中国、美国、德国、日本等世界各地众多名企、厂商、科研机构、高校等。
会议开始，大会主席、集成电路产业技术创新战略联盟理事长、科技部原副部长曹健林，国家外专局原局长马俊如，科技部重大专项办副巡视员、02专项实施管理办公室副主任邱钢先后为大会致开幕词，大会副主席、中科院微电子研究所所长叶甜春就当前行业趋势做了分析报告，大会秘书长、中科院微电子研究所计算光刻研发中心主任韦亚一研究员主持开幕式。按照大会安排，在这两天的时间里，来自Intel、IBM、Qualcomm(高通)、AMD、ASML、SMIC等公司的特邀嘉宾分别就拟定的主题做了特邀报告，深入分析了光刻领域先进节点最新的技术手段和解决方案，内容丰富，包含7nm及以下节点的计算光刻技术、SMO、DTCO、EUV、DSA、Design
rules、光刻设备、材料等。会后，参会嘉宾进行合影留念。
会议开始，大会主席、集成电路产业技术创新战略联盟理事长、科技部原副部长曹健林致开幕词
国家外专局原局长马俊如致开幕词
科技部重大专项办副巡视员、02专项实施管理办公室副主任邱钢致开幕词
大会副主席、中科院微电子研究所所长叶甜春就当前行业趋势做分析报告
大会秘书长、中科院微电子研究所计算光刻研发中心主任韦亚一研究员主持开幕式
Hisada（左上）
介绍应用于识别计算的新兴硬件技术，在大数据时代大量的非结构数据变得越来越重要，基于机器学习的器件重构值得期待。报告中介绍了神经形态器件，同时先进的三维封装技术和采用递归神经网络算法的硬件具有降低互连密度的潜能。
2、ASML Jan
Mulkens（右上）
首先介绍了套刻误差的改善方案，然后介绍了用于优化曝光系统菜单的最新量测技术及计算控制方法。相比于逻辑器件，3D
NAND面临的光刻挑战主要源自于晶圆中的多层结构。最后，为了满足套刻误差和焦深控制，报告介绍了解决晶圆翘曲及晶圆量测所面临问题的解决方案。
3、Mentor Steffen
Schulze（左下）
介绍了工业界对集成电路进行面积缩减的趋势——通过结合特征尺寸缩减，器件和设计结构的创新等方法。EUV光刻技术的应用为图形化带来新的机遇和挑战。计算光刻技术使得进一步的尺寸缩减成为可能。最后为延续摩尔定律，报告介绍了技术需求，重要的EDA解决方案及发展趋势。
4、AMD Jason Cain（右下）
报告中提出一种可以识别归类设计规则之外图形的方法。随着器件尺寸的缩小，在先进的节点下不能仅仅依赖于开发一套工艺和设计规则就可以满足性能的需求，设计和工艺协同优化（DTCO）可以权衡设计和工艺的各种因素，从而而得到最佳的解决方案。
5、Qualcomm Da
Yang（左上）
指出在半导体工艺技术的发展在追随摩尔定律的同时，保证功耗、性能、面积、成本继续平衡变得越来越困难。工业界通过严格的DTCO技术提出了193i光刻下合理的解决方案，然而这增加了工艺的成本和设计复杂度。
EUV将提供进一步缩小周期的可能性，对于5nm及以下节点，虽然物理设计思路是明确的，但器件的创新和新的互联材料的发展仍然是工艺的瓶颈。传统的DTCO多受限于物理设计、器件、图形优化等各自单独的领域。
未来的发展趋势将需要设计、工艺、材料和设备等各个领域的广泛合作，以战胜技术挑战，追随摩尔定律。
6、HXT Ying Li（右上）
报告中指出，从10nm节点开始，设计一个高端服务器的处理器需要着重考虑性能、成本和良率的影响。同时报告分享了有利于光刻工艺的集成电路物理设计流程。
7、Synopsys Srinivas
Raghvendra（左下）
介绍了Synopsys的一系列仿真工具，将传统的DTCO（设计与工艺协同优化）中的仿真技术进一步精确化和严格化。在设计端能够产生更优化的设计规则，在制造端，则将仿真范围从简单的测试图形扩大到整个标准单元，从而得到更优良的光刻性能，最后展示了一些实际结果。
8、ASML
Brion Stephen
Hsu（右下）
介绍了基于传统的光源掩模协同优化（SMO）流程，报告中提出了一种用于先进节点逻辑器件和存储器件的SMO流程，该流程能够为优化光源和掩模提供最大的灵活度。SMO与生俱来的优点是能够提供用于SRAF放置的模型。
SMO应用领域不再局限于优化光源和掩模，还包括了波前和目标图形优化。同时模拟了光刻胶效应的影响。随着EUV进入量产阶段，SMO面临了许多挑战，如CRAO(chief-ray-angle-at-object)导致的吸收阴影效应、M3D模型的进一步优化等。
最大的挑战是考虑随机图形放置误差情况下的PW/MEEF/PV-Band的平衡。针对这一问题，提出了随机边缘放置误差的概念(SEPE)。SEPE和空间像的斜率有关，因此在EUV光瞳优化中需要着重考虑对比度的影响。
目前，SMO已经成为一个应用于先进逻辑和存储器节点技术研发的平台，不仅定义了光源形状，同时研究了可能图形解决方案，提供了未来设计的方向以及图形微缩的路线。
9、SMIC Ken Wu（左上）
介绍了光源掩膜协同优化(SMO)的理论和应用、EUV仿真进展。报告中指出随着我国半导体制造来到14nm节点，光刻面临着越来越多的挑战，光源掩膜协同优化(Source
Mask Co-Optimization,
SMO)已成必然。
在研究了大多数类别的光刻图形之后，认为在多数情况下光学对比度和角度是曝光容忍度(Exposure Latitude,
EL)、焦深(Depth of Focus, DOF)、掩膜误差因子(Mask Error
Factor)等参数优良与否的关键。
在特定情况下，最佳工艺窗口或许与最佳光学对比度没有关系。因此，为了达到线宽和聚焦深度的要求，需要平衡图像对比度，并避免曝光设置具有相关性，从而也使得OPC更加简单。
10、Mentor Gandharv Bhatara（右上）
介绍了Mentor设计的EDA工具，从设计到制造的整个流程。内容涉及降低设计风险，发掘制造潜力，快速识别和解决光刻版图相关的问题，进而降低制造成本和缩短产品递交周期。
11、Intel Wang
Yueh
（左下）
为大家介绍了亚10nm节点中光刻材料的最新进展及面临的问题，同时介绍了EUV光刻技术从研究到应用阶段中面临的问题：光刻机，掩模，光刻胶。报告中着重介绍了EUV光刻胶面临的基础性问题，包括分辨率，LWR和敏感度，特别是关键尺寸进入到个位数纳米的时代，光刻胶仍将面临巨大挑战。
12、来自JSR的Toru
KIMURA（右下）
随着半导体工艺步入7nm及以下节点，器件的制造需要进一步扩展193nm浸没式光刻技术，甚至引入13.5nm
EUV光刻技术，目前，193nm浸没式光刻需要进一步改善工艺窗口和缺陷度。JSR正在研发用于碳硬掩模及硅材料表面旋涂的多层膜旋涂技术，有利于改进工艺窗口，同时报道了EUV光刻胶在敏感度和线宽粗糙度方面的进展。
13、Toppan Shinji Kunitani（左上）
光学掩模和EUV掩模的最新进展：Toppan公司去年引入了先进的EB writer；完成了用于10nm的掩模制造工艺；当前正在研发应用于7nm/5nm的最新技术。
14、KLA-Tencor Neeraj Khanna（右上）
指出传统光刻工艺窗口研究以焦深和曝光剂量为核心。然而，对于14nm以下设计节点，工程师们必须对高度复杂工艺中，新的系统缺陷进行更广泛的参数集评估。
15、IBM Kafai Lai（左下）
报告中指出，光刻技术是支撑半导体器件尺寸沿着摩尔定律缩小的保障，在光刻技术中，诸多超越衍射极限的技术使得半导体技术节点从1um发展到今天的5nm。这些技术涵盖了物理（波长，数值孔径），计算（OPC,SMO），和材料（DSA）方面的创新。
然而，器件结构的偏差和电学性能的偏差正在侵蚀光刻分辨率提高所带来器件性能的提升。因此，未来的光刻技术仍然需要克服这些偏差。在本报告中，我们给出了光刻技术及相关的设计、工艺的一个全局性视角。我们在浅析在冯·诺依曼和非冯·诺依曼计算架构下的偏差问题。
16、复旦大学 邓海（右下）
介绍了定向自组装(DSA)图形技术，它将在7nm和更远的范围内得到应用。
多年来，IBM和IMEC等对传统的DSA材料，如PS-b-PMMA，进行广泛地研究。然而，除了缺陷问题，10nm的最大分辨率限制了它的潜力。高x共聚物是目前最具前景的DSA材料，其分辨率超过7nm。
据报道，退火时间太长以至于无法应用到半导体工艺，要在2min内获得完整的组装光刻图形是非常困难的。报告中提出了新的高x
DSA共聚物，用于100℃以下的快速组装。通过SAXs、TEM和SEM，并且证明了这种新的DSA系统在80℃退火1min后，达到了4.4
nm或更低的分辨率。
17、HLMC 陈力钧（左上）
展示了缝合技术应用于CMOS图像传感器的系统性研究实验。缝合技术的主要难点和解决方案包括缝合方案的建立，优化芯片版图，建立设计规则，优化版图设计和设备监控等。
实验中的传感器基于0.055um
COMS工艺和缝合技术进行设计和制造。最终，实验在12寸晶圆上制造出的CMOS图像传感器面积为28.3mm×38.8mm，拥有4200万像素。同时，为验证传感器的性能与可靠性，在12寸晶圆上最大可以制造出尺寸为203mm(v.)×179mm(h.)的传感器，拥有大约18亿个像素。
18、TEL Kenjiro Nawa
（右上）
一种基于自限制、自对准和自导向的原子级等离子体工艺。ALE和ALD应用于亚10nm节点下的共行及可靠性制造以及高深宽比的情况。这类工艺不仅完善了现有的工艺流程同时有利于新型的集成方案。该集成方案能够能持续改进新型器件的性能、成本和良率。
19、Cymer Will
Conly（左下）
指出，为了满足当前技术节点产量和器件性能的需求，光刻技术已经在CD控制和套刻工艺能力方面有了很大的提高。
光源制造厂商的目标是进一步提高性能，减小参数变化对产品的影响，在这个报告中，Cymer提供了一种确定带宽变化对CD，曝光剂量，焦面位置的影响的方法，基于这个方法建立的动态模型，对于更好的理解带宽变化对SMO和OPC模型的精度的影响，具有很大的帮助。
20、Gigaphtoton Akiyoshi
Suzuki（右下）
介绍了Gigaphoton用于大规模生产的高输出能量LPP-EUV光源的发展现状，Gigaphoton已经进入了用于大规模生产的EUV光源开发阶段，基于已有的实验结果和理论分析，他们已经明确了保证输出能量在250W及以上的各个参数之间的关系。
目前，他们的第一代用于大规模生产的EUV光源正在建设当中，虽然尚未完成，但是已有的结果表明，这个光源的输出能量可以达到100W的级别。
会议提问环节
会议现场
資料來源：小C君、光刻人的世界
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