硬件工程师面试题 10 – 答案公布
实际的电路设计中的数字信号,由于电路中不同元件的寄生电容特性,信号从0到1 或从1到0的切换实际就是对组合寄生电容的充电及放电过程,因此需要一定的时间来实现信号高低状态的转换...
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面试题10
图1是一个简单PCB设计逻辑电路的拓扑结构图。该PCB有两个相同的D触发器。其中,触发器1的输出信号Q1通过PCB上铜箔走线连接到触发器2的输入引脚 D2。PCB上还有一个时钟发生器,产生两个相同频率的时钟信号连接到两个D触发器。该电路的一些参数如下:
- 时钟发生器产生的时钟信号周期为Tclk
- 时钟发生器产生的时钟信号到两个D触发器时钟输入的走线等长
- D触发器时钟的输出延迟为Tco
- D触发器的建立时间为T set-up,保持时间为 T hold
- 触发器1输出到触发器2的输入引脚的走线造成的传播延迟为T delay
图1
图2为上述逻辑电路相关信号的时序图。
图2
分析上面的逻辑电路及时序图,请回答以下问题:
- 解释什么是数字信号的上升时间和下降时间
- 解释什么是数字信号的建立时间和保持时间
- 图2中T1-T5分别对应上述逻辑电路或元件的什么时间?
- 这些不同的时间参数需要满足什么样的关系?
[list=1][*]解释什么是数字信号的上升时间和下降时间
答:理想的数字脉冲信号如题中图2的信号那样,信号从0到1 或从1到0的切换是无限快速,是以竖直线呈现在波形上。但实际的电路设计中的数字信号,由于电路中不同元件的寄生电容特性,信号从0到1 或从1到0的切换实际就是对组合寄生电容的充电及放电过程,因此需要一定的时间来实现信号高低状态的转换,如下图。
上升时间是指信号从低到高切换过程中,信号电压从一个低电压(通常为信号幅度的10%)上升到一个高电压(通常为信号幅度的90%)所需要的时间;
下降时间是指信号从高到低切换过程中,信号电压从一个一个高电压(通常为信号幅度的90%下降到低电压(通常为信号幅度的10%)所需要的时间;
下图是一个幅度为5V的信号,其上升时间就是上升沿信号从0.5V上升到4.5V所需要的时间;下降时间就是信号下降沿从4.5V下降到0.5V所需要的时间。
[/*][*]解释什么是数字信号的建立时间和保持时间
答:建立时间和保持时间都是针对触发器的特性而言的两个概念。
建立时间(Tsu:set up time)是指在触发器的时钟信号上升沿到来以前,输入数据稳定不变的时间。如果建立时间不够,数据将不能在这个时钟上升沿被稳定的打入触发器,Tsu就是指这个最小的稳定时间。
保持时间(Th:hold time)是指在触发器的时钟信号上升沿到来以后,输入数据稳定不变的时间。如果保持时间不够,数据同样不能被稳定的打入触发器,Th就是指这个最小的保持时间。
如下图所示,data是触发器的输入数据信号,CLK是触发器的时钟信号,Q是触发器的输出数据信号。触发器是以时钟的上升边沿触发。建立时间和保持时间都是针对输入数据信号而言的。由图中可以看出,Tsu和Th就是指在时钟的上升边沿之前以及之后信号状态(可以是高,也可以为低)稳定的时间。
[/*][*]图2中T0-T5分别对应上述逻辑电路或元件的什么时间?
答:T0是时钟发生器产生的时钟信号也就是的触发器的输入时钟信号的周期Tclk;
T1是D1触发器的输出(状态为低)延迟Tco;
T2是触发器1输出(状态为低)到触发器2的输入引脚在PCB上走线造成的传播延迟T(delay);
T3是触发器2输入信号(低状态)在时钟上升沿之前保持稳定的时间;
T4是D1触发器输出(状态为高)延迟Tco,与T1一样;
T5是触发器1输出(状态为高)到触发器2的输入引脚在PCB上走线造成的传播延迟T(delay),与T2一样。
[/*][*]这些不同的时间参数需要满足什么样的关系?
答:以触发器2的输入信号D2来进行分析,
T3是触发器2输入信号在时钟上升沿之前保持稳定的时间,应该大于等于 Tsu;而且根据图中的时间关系不难看出T3=T0-T1-T2。
T4+T5是触发器2输入信号在时钟上升沿之后保持稳定的时间,应该大于等于Th。
所以这些时间参数应满足以下关系:
T0-T1-T2 >= Tsu
T4+T5 >= Th
如果把问题3)中的对应关系导入进来,就会得出:
Tclk – Tco - Tdelay >= Tsu
Tco + Tdelay >= Th
汇总起来就会得出:
Tco - Th =<
Tdelay
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