IC工艺及模拟版图设计习题之二

IC工艺及模拟版图设计习题之简答题...





Ⅲ 简答题

1.集成电路版图设计的重要性有哪些？

1).版图设计是集成电路产品设计中重要的一环。

2). IC 版图设计师的主要职责是通过EDA 设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。

3).版图设计工程师就是根据产品前段设计电路或文件要求，按照工艺设计规则，设计产品的版图；

4). 对产品版图进行规则检查，电路与版图匹配检；

5).完成用于生产加工的产品最终设计。

2.什么是电容？

答：电容是一类用于耦合交流信号、构建延迟和相移网络的无源器件。电容存储的是电场能量。

3.集成电路版图的定义，内涵，实质？

1）集成电路版图定义：集成电路的版图就是为集成电路制造所用的掩膜上的几何图形。

2）集成电路版图内涵：集成电路的版图是集成电路设计到集成电路制造不可却少的技术环节。

3）集成电路版图实质：版图（ Layout）设计或者称作物理（Physical） 设计是把每个原件的电路表示转换成图形集合表示，同时，元件间连接的线网也被转换成几何连线图形。

4. 简述多晶硅发射极晶体管的优点？

1） 高发射极注入效率：使得基区可以通过提高掺杂浓度来减小基极电阻。

2） 生成的发射结深度可以被精确的控制。

3） 中性基区宽度的减小可降低基区渡越时间并提高晶体管的速度。

4） 更薄的基区和发射区同样允许使用更薄的外延层，极大地减小了深N+和N阱的横向扩散，大大减小了晶体管的整体尺寸。

5. 详尽描述MOS 晶体管的匹配规则

1）采用相同的叉指图形

2）采用大面积的有源区

3）对于电压匹配，保持较小的Vgst 值

4）对于电流匹配，保持较大的Vgst 值

5）采用薄氧化层器件代替厚氧化层器件

6）使用晶体管的方向一致

7）晶体管应相互靠近

8）匹配晶体管的版图应尽可能紧凑

9）如果可能，应采用共质心版图结构

10）避免使用极短或者极窄的晶体管

11）在晶体管的末端放置陪衬（虚拟）器件

12）把晶体管放置在低应力梯度区域

13）晶体管应与功率器件距离适当

14）有源栅区上方不能放置接触孔

15）金属布线不能穿过有源栅区

16）使所有深扩散结远离有源栅区

17）精确匹配晶体管应放置在芯片的对称轴上

18）不要让NBL 阴影与有源栅区相交

19）用金属条连接栅叉指

20）尽量使用NMOS 晶体管而非PMOS晶体管。

6.请简要介绍一下标准CMOS 工艺的工艺流程，并简要画出含背栅接触的PMOS 的剖面图。

简化CMOS工艺基本流程：N阱（N阱版图TB）-沟道终止注入-LOCOS（局部场氧化，薄氧版图TO）-阈值电压调整-Poly（TG）-N型源漏注入（SN）-P型源漏注入（SP）-接触孔（半导体-金属1接触，接触孔版图W1）-金属1（金属互连层，A1）-通孔（金属1-金属2接触，通孔版图W2）-金属2（金属互连层，A2）-钝化层

7.沿粗剖面线画出以下版图的剖面图，并根据剖面图判断该器件类型。



8. 根据所学的知识回答下面5 小题
a).请解释“衬底去偏置效应”，并且在CMOS 版图设计中如何尽量避免衬底去偏置效应。

b).请解释“电迁移效应”，并且在工艺和版图设计中如何减小“电迁移”的影响。

c).请解释“天线效应”，并且在版图设计中如何避免“天线效应”的方法。

d).请解释“ESD”，并且简要说明其可能造成的影响。

e).请介绍标准CMOS 工艺中如何避免金属跨过场氧时在场氧下形成寄生沟道的方法。

a）当有电流流经衬底时，由于衬底电阻的影响，在电阻上产生压降，如果压降比较大导致隔离岛与衬底构成的PN结不再反偏，此时衬底向隔离岛注入电荷，隔离岛出现漏电，该过程称为衬底去偏置。

避免衬底去偏置的方法：

1、重掺杂衬底：

A.增加划片槽的衬底接触面积，可以有效预防局部去偏置效应，如果想减少划片槽的面积，可以在版图上存在的任意空位插入衬底接触。

B.此外作为一种预防措施，在任何注入超过1mA的器件都应该应用衬底接触环。（P+GuardRing）

2、带重掺杂隔离的轻掺杂衬底：A.划片槽的衬底接触外B.任何注入超过100uA的器件附近都需要加入衬底接触，任何注入超过1mA的电流器件应该用尽可能多的衬底接触环。C.版图完成后在版图空位遍布衬底接触。D.敏感低压电路远离衬底注入源。

3、带轻掺杂隔离区的轻掺杂衬底：A.不能依赖划片槽来抽取大的衬底电流B.大量散布衬底接触以减少衬底去偏置C.敏感电路远离衬底注入源D.衬底调制容易向高阻电路注入大量噪声，所以可以在电阻和电容下设置阱以隔离衬底噪声，敏感MOS电路可以采用NBL使NMOS与衬底隔离。

4.介质隔离衬底：A.任何向P场注入超过几微安电流的器件都需要独立的隔离岛B.敏感电路应与P型场隔离以减少噪声耦合C.大量应用衬底接触。

b）电迁移是由极高的电流密度引起的缓慢的损耗现象，移动的载流子对静止的金属原子的影响引起了金属的逐渐移位。

防止电迁移的主要方法是改善工艺。现代工艺中通常是在铝中掺入铜来增强抗电迁移能力。在深亚微米工艺中，逐渐使用纯铜来增加抗电迁移能力。每个工艺的设计规则都定义了单位宽度的最大允许的电流。

c）每一poly区积累的正电荷与它的面积成正比，如果一块很小的gate氧化层连接到一块很大的poly图形时，就可能造成超出比例的破坏，这种效应称为天线效应。

解决方法：

1.在下层金属上加一个Top Metal的跳线.

2.如果无法加跳线，则可以连接一个最小的N+/P-epi或P+/Nwell的二极管。

D）静电泄放（ESD是由静电引起的一种电过应力形式。

可能造成的影响：

电压引起的破坏

—介质击穿：击穿典型MOSFET的栅介质，导致栅和衬底短路。

—结击穿：如果管脚连接着扩散区，那么在栅氧化层击穿之前还可能发生雪崩击穿。

电流引起的破坏：

—薄膜层发生破裂

—极大的电流密度可使金属连线移动并穿过接触，使PN结短路。

9. 一些失效器件被打开封装后进行显微微观结构检测。对应以下观测到的现象请至少提出一种失效机制：
⑴焊盘上的金属线熔化断开  电迁徙失效机制，ESD
⑵焊盘上覆盖了绿色淀积物  天线效应，干法腐蚀

⑶最小尺寸NMOS 管的栅氧在一点处击穿，短路了栅氧和下面的氧化层。 介质击穿，ESD

10. 请根据1um 的设计规则，画出5/1 的PMOS 管（包含背栅接触），请画出相应的N 阱、多晶硅栅、源漏区、P+掺杂区、N+掺杂区和接触孔。

11. 简要画出反相器的版图和剖面图（包含背栅接触）。

12. 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为1um,折角当成0.6um。NMOS  43.4/1



13. 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为1um,折角当成0.6um。NMOS  1/68.6



14.下图是一个NMOS 版图，该NMOS 管的长度和宽度各为多少？ 2/125





15.假设AB 两个匹配晶体管比例为6：2，请使用简单混棒图画出晶体管的结构（需要画出栅、源、漏及其连接关系）



16.请画出标准CMOS 工艺中衬底PNP 管的剖面图，并标注各个极。

17.如下图所示的2：2 的电阻版图布局结构，试简单分析下面三种布局结构的优缺点。



18. 某电路需要两个完全匹配的电阻可供采用的方案有以下几种，试分析每种布局结构的优缺点。



19.请简单画出阱电阻的版图，并分析版图中的接触孔下没有N+会有什么问题？

20.假设某材料的方块电阻为100 欧姆，线宽3um,间距1um,忽略接触孔等因素，试估算使用该材料绘制100K 的电阻，需要占用的版图面积。（拆成几段，估算面积）

21.假设某种材料的方块电阻为100 欧姆，拐角电阻按方块电阻阻值的一半计算，试估算下面电阻阻值。（cont电阻忽略）



22.为下列每种情况设计一维共质心结构 ：

a)两个电阻，比例为4：5       b)两个电阻，比例为2：7

c)3 个电阻，比例为1：3：5   d)4 个电阻，比例为1：2：4：8

23.中心对称是版图匹配中常用的技巧，请解释它是如何减少温度梯度的影响的？请再举出三个版图匹配的原则。



Ⅳ综合题

1.在CMOS 版图设计时，有时为了获得精确的电阻，需要使用熔丝Trimming 技术对电阻进行微调，假设电阻的工艺容差为25%，试评估以下6bits 的Trimming 电路可以获得的电阻精度有多少？n 的合理值是多少？



2. 假设某工艺的特征尺寸是0.5um,线宽控制为最小线宽的20%，各种电阻的方块阻值如下：



a)根据工艺估算期望得到容差在25% 以内的各种电阻需要使用的合理线宽

b)估算期望获得阻值500K 容差25%以内的各种电阻需要使用的面积（假设间距1um）。

c)假设某带隙基准电压源电路需要阻值500K 容差小于20%的匹配电阻，根据电阻特性及版图面积，判断哪种电阻版图合适，并给出理由。

3.分析电压调制效应对MOSFET 电容的影响，并画出NMOS 管的C-V 特性图。

4.在CMOS 版图设计中如何版图绘制不当，会产生闩锁效应，导致芯片失效。

a)画出反相器的剖面图
b)根据剖面图画出寄生SCR 电路。
c)请写出在版图设计时，如何避免闩锁效应的方法(至少3 种)。

5.假设有ABC 尺寸都是4：4：4 三个晶体管，使用棍棒图画出以下电路的版图布局（必须画出连接关系）。



6.使用棍棒图画出以下数字电路的版图布局（必须画出连接关系）



附录：

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